大(da)电流mos管

由于功率MOSFET热稳定性好，故比(bi)双(shuang)极型晶体管并(bing)联(lian)连(lian)(lian)接简单。可是并(bing)联(lian)连(lian)(lian)接MOSFET用于高速(su)开(kai)关则末必简单，从现象看并(bing)联(lian)连(lian)(lian)接会发生以下(xia)两个(ge)问题(ti)：

1） 电(dian)流(liu)会(hui)集(ji)中某一个器件(jian)中。

2 ） 寄(ji)生振荡。

并联连接方(fang)面的问题

参数

Lo：栅、导线电感

LD：漏、导线电感

LS：源、导线电感

Cmi：密(mi)勒电容

C_{GS：栅、源间电(dian)源}

ra：栅、电(dian)阻（多晶硅）

（1）电流(liu)会集到某一个器件中

这是(shi)由于(yu)并联(lian)连(lian)接的(de)器件(jian)(jian)中的(de)某一个(ge)器件(jian)(jian)早于(yu)或迟(chi)于(yu)其它器件(jian)(jian)导通或断开(kai)而引(yin)起(qi)的(de)。导通、断开(kai)的(de)时刻(ke)差异是(shi)由于(yu)器件(jian)(jian)间的(de)阈值电压和正向传输导纳等参(can)数(shu)的(de)差别而引(yin)起(qi)。图1表明把具(ju)有不同(tong)VGS（th）和 g.f .s 的(de)功率MOSFET并联(lian)衔(xian)接时发生(sheng)电流不平衡(heng)的(de)一个(ge)比如。

驱动级的(de)(de)(de)输出阻抗(kang)大的(de)(de)(de)时候，电流不平(ping)衡的(de)(de)(de)发(fa)生(sheng)时刻由功率(lv)MOSFET的(de)(de)(de)输入电容(rong)Ciss而决议(yi)。另外(wai)，并(bing)联连接的(de)(de)(de)全部(bu)器件导通之(zhi)后，流到(dao)各器件的(de)(de)(de)电流与Rds（on）成反(fan)比 。

( 2 ） 寄生振荡

如把功率MOSFET的(de)栅(zha)极(ji)直(zhi)接并联衔(xian)接，就常常发生(sheng)寄生(sheng)振荡。如图2所示，经(jing)过各个器件的(de)漏、栅(zha)间电(dian)(dian)(dian)容（ 密勒电(dian)(dian)(dian)容 ）和(he)栅(zha)极(ji)引(yin)线电(dian)(dian)(dian)感构成(cheng)谐振电(dian)(dian)(dian)路 。关于这个谐振电(dian)(dian)(dian)路的(de)Q，也(ye)即电(dian)(dian)(dian)抗器 （ L 、C ） 对(dui)电(dian)(dian)(dian)阻之比 （Q = i∞/ R ） 非(fei)常大，简单发生(sheng)寄生(sheng)振荡。

从以下两个(ge)方面采取办法 ：

1)器材的(de)挑选

2)装置上的考虑

·并联(lian)连(lian)接及办法(fa)

( 1） 把功率MOSFET用(yong)作开关器(qi)件(jian)时，无须过于慎重考虑(lv)，由(you)于功率MOSFET的(de)(de)最大脉(mai)冲(chong)电流允(yun)许(xu)为(wei)直流额定值(zhi)的(de)(de) 3-4倍(bei)，只需(xu)极力缩小(xiao)驱动级的(de)(de)输出(chu)阻(zu)抗(kang)就行．把功率MOSFET用(yong)在(zai)线性(xing)电路时，只挑选同一(yi)(yi)批产品(pin)是(shi)不行的(de)(de) ，与双极型晶体管一(yi)(yi)样外(wai)加(jia)源电阻(zu)使之平衡(heng)是(shi)很有必要的(de)(de)．

( 2 ）装置办法

选用(yong)低电感(gan)布(bu)(bu)线(xian)是当然的(de)(de)，但(dan)在(zai)并(bing)联(lian)连接(jie)中仅用(yong)铜板(ban)是不(bu)行的(de)(de) ，由于因(yin)公共阻扰发生的(de)(de) 电压使栅(zha)、源间(jian)电压不(bu)能(neng)平(ping)衡，为了(le)防止这(zhei)点，并(bing)联(lian)连接(jie)的(de)(de)各个(ge)器件应是彻底(di)持平(ping)的(de)(de)布(bu)(bu)线(xian)，应如图(tu)3那样用(yong)对(dui)称的(de)(de)布(bu)(bu)线(xian) ，但(dan)因(yin)装置上的(de)(de)约束，不(bu)行能(neng)用(yong)对(dui)称布(bu)(bu)钱时，这(zhei)时同轴的(de)(de)（多股(gu)绞合线(xian)、带状线(xian) ） 布(bu)(bu)线(xian)也(ye)是很有用(yong)的(de)(de)。如图(tu)4那样，经过薄的(de)(de)绝缘膜把(ba)铜板(ban)制成的(de)(de)漏和源的(de)(de)布(bu)(bu)线(xian)。

分(fen)别(bie)做成多层结构，则由于布线发生(sheng)电感的(de)一(yi)起也发生(sheng)电容(rong) ，而(er)构成图5的(de)等效(xiao)电路(lu)(lu)。由电感发生(sheng)的(de)电压经过电容(rong)传输使(shi)各个(ge)(ge)器(qi)材(cai)的(de)栅  、源间电压则变得持(chi)(chi)平。由于功率MOSFET的(de)导(dao)通(tong)电阻(zu)(zu)和耐(nai)压有(you)以下(xia)的(de)联系，即Rds（on）∞BVds2 .4-2.7所以在总(zong)芯片面积持(chi)(chi)平的(de)情(qing)况(kuang)下(xia)，如把几个(ge)(ge)低压MOSFET串(chuan)(chuan)联连(lian)接(jie) ，比1个(ge)(ge)高(gao)(gao)耐(nai)压MOSFET的(de)导(dao)通(tong)电阻(zu)(zu)低。图1表(biao)明串(chuan)(chuan)联连(lian)接(jie)个(ge)(ge)数和导(dao)通(tong)电阻(zu)(zu)下(xia)降(jiang)率之间的(de)联系。从(cong)此图中能(neng)够看(kan)出 ，用串(chuan)(chuan)联衔接(jie)比提(ti)高(gao)(gao)每个(ge)(ge)功率MOSFET的(de)耐(nai)压更有(you)优越性 。可是，随着(zhe)串(chuan)(chuan)联连(lian)接(jie)MOSFET 的(de)个(ge)(ge)数的(de)添加(jia)，驱动电路(lu)(lu)变得复杂(za)，从(cong)成本和装(zhuang)置(zhi)上考虑 ，2-5个(ge)(ge)MOSFET的(de)串(chuan)(chuan)联衔接(jie)较(jiao)为适宜。

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