电路设计误区的14项解析及模拟电路设计注意事项

在解析(xi)电路设计误区之前，我们(men)先来看(kan)看(kan)电子电路设计基(ji)本(ben)流程。

1、先(xian)分析所(suo)要(yao)实(shi)现(xian)的功能(neng)，并对其功能(neng)进行归类整合，明(ming)确输入变(bian)量、输出变(bian)量和中间变(bian)量。

2、提出(chu)电路的(de)功(gong)(gong)(gong)能要求(qiu)，明确各(ge)功(gong)(gong)(gong)能块(kuai)的(de)功(gong)(gong)(gong)能及其相互间的(de)连(lian)接(jie)关系，并作(zuo)框图设计。

3、确定或(huo)者(zhe)设计各(ge)单元(yuan)电路，确定其中的主要(yao)器件(jian)，给出单元(yuan)电路图。

4、整合各单元电(dian)路，规范(fan)设(she)计统(tong)一的(de)供电(dian)电(dian)路即电(dian)源电(dian)路，并做好级联的(de)设(she)计。

5、设(she)计(ji)详尽电路(lu)全图，确(que)定全部元(yuan)器件并给出需用元(yuan)器件清单。

6、根据元器(qi)(qi)件和电路设计印(yin)制电路板(ban)图(tu)，并给(ji)出相应的元器(qi)(qi)件分(fen)布(bu)图(tu)、接线图(tu)等。如(ru)果是整机的，一般还要提(ti)供(gong)整机结构图(tu)。

7、实现工(gong)(gong)艺(yi)比较(jiao)复(fu)杂以及有特(te)殊(shu)工(gong)(gong)艺(yi)要(yao)求的(de)，需要(yao)给出(chu)工(gong)(gong)艺(yi)要(yao)求说明(ming)，或(huo)者给出(chu)工(gong)(gong)艺(yi)设计报(bao)告。

8、进行业余(yu)设计或者属于单体实验开发类的电路(lu)设计时，还要经过调试与(yu)测(ce)试。并给出实验与(yu)测(ce)试的结(jie)果。

9、写出设计说明书或者设计报告(gao)。

集成电路设计流程

1、电路设计

依据电路功能(neng)完成电路的(de)设计(ji)。

2、前仿真

电路功能的仿真，包括(kuo)功耗，电流，电压，温度，压摆(bai)幅，输入输出特性(xing)等参(can)数的仿真。

3、版图设计（Layout）

依据所设计的电(dian)路(lu)画版图。一般(ban)使用Cadence软件。

4、后仿真

对所画的版(ban)图进行仿真，并与前仿真比较，若(ruo)达(da)不(bu)到(dao)要求需修改(gai)或重新设计版(ban)图。

5、后(hou)续处理

将(jiang)版图文(wen)件生成GDSII文(wen)件交予Foundry流(liu)片。

电路设计误区解析
电路设计误区（一）

误区一(yi)：这板子的PCB 设(she)计要求不高，就用细一(yi)点的线(xian)，自动(dong)布吧。

点(dian)评：自动(dong)布线(xian)必然要占用更(geng)大(da)的(de)(de)PCB 面积，同(tong)时产生比手(shou)动(dong)布线(xian)多好多倍的(de)(de)过(guo)孔(kong)，在批量(liang)很大(da)的(de)(de)产品中，PCB 厂家降价(jia)(jia)所考虑的(de)(de)因(yin)素除了(le)商务因(yin)素外，就是线(xian)宽和过(guo)孔(kong)数量(liang)，它们分(fen)别影响到PCB 的(de)(de)成品率和钻头的(de)(de)消耗数量(liang)，节约了(le)供应商的(de)(de)成本(ben)，也就给(ji)降价(jia)(jia)找到了(le)理由。

电路设计误区（二）

误区二：这些总线信号都用电阻拉一下，感觉(jue)放心些。

点评：信(xin)号需要(yao)上(shang)下拉(la)的(de)原因很多，但也(ye)不(bu)是个个都要(yao)拉(la)。上(shang)下拉(la)电(dian)阻拉(la)一(yi)个单纯(chun)的(de)输入信(xin)号，电(dian)流(liu)也(ye)就几十微安(an)以下，但拉(la)一(yi)个被(bei)驱动了的(de)信(xin)号，其(qi)电(dian)流(liu)将达(da)毫安(an)级，现(xian)在的(de)系统常(chang)常(chang)是地址(zhi)数据各32位，可能(neng)还有244/245 隔离后(hou)的(de)总线(xian)及其(qi)它(ta)信(xin)号，都上(shang)拉(la)的(de)话，几瓦的(de)功耗(hao)就耗(hao)在这些电(dian)阻上(shang)了。

电路设计误区（三）

误区(qu)三：CPU 和FPGA的(de)(de)这些不用(yong)的(de)(de)I/O 口怎么处理呢？先让它空着吧，以后再说。

点评(ping)：不用的(de)(de)I/O 口如(ru)果悬空的(de)(de)话(hua)，受外界(jie)的(de)(de)一点点干扰就可能(neng)成为(wei)反(fan)复振荡的(de)(de)输(shu)(shu)入信(xin)号了(le)，而MOS 器件的(de)(de)功耗基(ji)本取决于门电路的(de)(de)翻转次(ci)数。如(ru)果把它(ta)上拉的(de)(de)话(hua)，每个(ge)引(yin)脚也(ye)会有微安级的(de)(de)电流，所以(yi)最好(hao)的(de)(de)办(ban)法是设成输(shu)(shu)出（当(dang)然外面不能(neng)接其它(ta)有驱动的(de)(de)信(xin)号）。

电路设计误区（四）

误区(qu)四：这款FPGA还剩(sheng)这么多门用不完，可尽情发挥吧。

点评：FGPA的(de)(de)功(gong)耗(hao)与(yu)被使用的(de)(de)触(chu)发器(qi)(qi)数(shu)量及其翻转次(ci)数(shu)成正(zheng)比，所以同(tong)一型号的(de)(de)FPGA在不同(tong)电路(lu)不同(tong)时刻(ke)的(de)(de)功(gong)耗(hao)可能(neng)相差100 倍。尽量减少(shao)高(gao)速翻转的(de)(de)触(chu)发器(qi)(qi)数(shu)量是降(jiang)低(di)FPGA功(gong)耗(hao)的(de)(de)根本方(fang)法。

电路设计误区（五）

误区五：这些(xie)小(xiao)芯片的功耗都很低，不用考虑。

点(dian)评：对于内部不(bu)太复(fu)杂的(de)(de)芯(xin)片功耗是(shi)很难确定(ding)的(de)(de)，它主要由引脚上的(de)(de)电(dian)(dian)流确定(ding)，一(yi)个ABT16244，没有负(fu)载的(de)(de)话耗电(dian)(dian)大概不(bu)到1 毫(hao)安，但它的(de)(de)指标是(shi)每个脚可驱动60毫(hao)安的(de)(de)负(fu)载（如匹配几十欧(ou)姆的(de)(de)电(dian)(dian)阻），即满负(fu)荷的(de)(de)功耗最大可达(da)60*16=960mA ，当然只是(shi)电(dian)(dian)源电(dian)(dian)流这么大，热(re)量都(dou)落到负(fu)载身(shen)上了。

电路设计误区（六）

误区(qu)六：存储器有(you)这(zhei)(zhei)么多(duo)控制信号，我这(zhei)(zhei)块板子(zi)只需(xu)要(yao)用OE和WE信号就(jiu)可以了，片选就(jiu)接(jie)地吧，这(zhei)(zhei)样读操作时数据(ju)出来得快(kuai)多(duo)了。

点评：大(da)部分存储器的功耗在片(pian)选有效时（不论OE和WE如何）将比片(pian)选无效时大(da)100 倍以(yi)上，所(suo)以(yi)应(ying)尽可能使用CS来控制芯(xin)片(pian)，并且(qie)在满足其它要求的情况下尽可能缩短(duan)片(pian)选脉(mai)冲(chong)的宽度。

电路设计误区（七）

误区七：这些(xie)信号怎么(me)都有过冲啊？只要匹(pi)配得好，就可消除(chu)了。

点(dian)评：除了少(shao)数特定信号(hao)外(wai)（如100BASE-T 、CML ），都(dou)是有过冲(chong)的(de)，只要(yao)不(bu)是很大，并(bing)不(bu)一(yi)(yi)定都(dou)需要(yao)匹(pi)(pi)配(pei)(pei)，即使(shi)匹(pi)(pi)配(pei)(pei)也(ye)并(bing)非要(yao)匹(pi)(pi)配(pei)(pei)得最好。象TTL 的(de)输(shu)出(chu)(chu)阻(zu)(zu)抗不(bu)到(dao)50欧(ou)姆(mu)，有的(de)甚至20欧(ou)姆(mu)，如果(guo)也(ye)用(yong)这么大的(de)匹(pi)(pi)配(pei)(pei)电(dian)阻(zu)(zu)的(de)话，那(nei)电(dian)流就非常大了，功(gong)耗是无法接受的(de)，另外(wai)信号(hao)幅度也(ye)将小得不(bu)能用(yong)，再(zai)说一(yi)(yi)般信号(hao)在输(shu)出(chu)(chu)高电(dian)平和输(shu)出(chu)(chu)低电(dian)平时的(de)输(shu)出(chu)(chu)阻(zu)(zu)抗并(bing)不(bu)相(xiang)同，也(ye)没办法做(zuo)到(dao)完(wan)全匹(pi)(pi)配(pei)(pei)。所以(yi)对TTL 、LVDS、422 等信号(hao)的(de)匹(pi)(pi)配(pei)(pei)只要(yao)做(zuo)到(dao)过冲(chong)可以(yi)接受即可。

电路设计误区（八）

误区(qu)八：降低(di)功耗都是硬件人员的事，与软件没关系。

点(dian)评：硬件只是搭个舞台，唱戏的(de)(de)(de)却是软件，总线上几乎每(mei)一(yi)个芯片的(de)(de)(de)访问、每(mei)一(yi)个信号的(de)(de)(de)翻转(zhuan)差不多(duo)都(dou)由软件控制(zhi)的(de)(de)(de)，如果(guo)软件能减(jian)少外(wai)存的(de)(de)(de)访问次数（多(duo)使(shi)(shi)用寄存器变量、多(duo)使(shi)(shi)用内部CACHE 等）、及(ji)时响应中断(duan)（中断(duan)往(wang)往(wang)是低(di)电平有效并带有上拉(la)电阻）及(ji)其它争对(dui)具体(ti)单板的(de)(de)(de)特定(ding)措施都(dou)将(jiang)对(dui)降低(di)功(gong)耗作出很大(da)的(de)(de)(de)贡(gong)献。

电路设计误区（九）

误区九：CPU 用大(da)一点的CACHE ，就(jiu)应该(gai)快(kuai)了。

点(dian)(dian)评：CACHE 的(de)(de)增大(da)(da)(da)，并不一(yi)定(ding)就(jiu)导致系统(tong)(tong)性(xing)能(neng)的(de)(de)提高(gao)，在某(mou)些情况下关闭CACHE 反(fan)而比使(shi)用CACHE 还快。原因是搬到CACHE 中的(de)(de)数据(ju)必须得到多次重复使(shi)用才(cai)会提高(gao)系统(tong)(tong)效率。所以(yi)在通信(xin)系统(tong)(tong)中一(yi)般只打开指令CACHE ，数据(ju)CACHE 即使(shi)打开也(ye)只局(ju)限在部分存储空间(jian)，如堆栈(zhan)部分。同(tong)时也(ye)要(yao)求程(cheng)序设计(ji)要(yao)兼(jian)顾CACHE 的(de)(de)容量及块大(da)(da)(da)小，这涉(she)及到关键代(dai)码循环(huan)体的(de)(de)长度(du)及跳转范围，如果一(yi)个循环(huan)刚好比CACHE 大(da)(da)(da)那么一(yi)点(dian)(dian)点(dian)(dian)，又在反(fan)复循环(huan)的(de)(de)话(hua)，那就(jiu)惨了。

电路设计误区（十）

误区十：存(cun)储器接口的时(shi)序都是厂家默(mo)认的配(pei)置(zhi)，不(bu)用修改的。

点评：BSP 对存储器(qi)接口设(she)置(zhi)的默(mo)认(ren)值都是按最保守的参数设(she)置(zhi)的，在(zai)实际应用(yong)中应结合总(zong)(zong)线(xian)工作频(pin)(pin)率(lv)(lv)(lv)和(he)等待周(zhou)期(qi)等参数进(jin)行合理调配。有时把频(pin)(pin)率(lv)(lv)(lv)降低反而可提高(gao)效(xiao)率(lv)(lv)(lv)，如RAM 的存取周(zhou)期(qi)是70ns，总(zong)(zong)线(xian)频(pin)(pin)率(lv)(lv)(lv)为40M 时，设(she)3 个(ge)周(zhou)期(qi)的存取时间，即(ji)75ns即(ji)可；若(ruo)总(zong)(zong)线(xian)频(pin)(pin)率(lv)(lv)(lv)为50M 时，必须设(she)为4 个(ge)周(zhou)期(qi)，实际存取时间却放慢(man)到了(le)80ns。

电路设计误区（十一）

误区十一：这个CPU 带有(you)DMA 模(mo)块，用(yong)它来搬数(shu)据(ju)肯(ken)定快。

点评：真正的DMA 是由硬(ying)件抢占总线后同时启动两(liang)端设备，在(zai)一(yi)(yi)个周(zhou)期内(nei)这边(bian)读(du)，那(nei)边(bian)写(xie)。但(dan)(dan)很多(duo)嵌入(ru)CPU 内(nei)的DMA 只是模拟而已，启动每一(yi)(yi)次DMA 之(zhi)前要做(zuo)不少准备工(gong)作(zuo)（设起(qi)始地址和(he)长度等(deng)(deng)），在(zai)传(chuan)输(shu)时往(wang)往(wang)是先(xian)读(du)到芯片(pian)内(nei)暂存，然后再(zai)写(xie)出去，即(ji)搬(ban)一(yi)(yi)次数据需两(liang)个时钟周(zhou)期，比软件来搬(ban)要快一(yi)(yi)些（不需要取指(zhi)令，没(mei)有循环跳转(zhuan)等(deng)(deng)额外工(gong)作(zuo)），但(dan)(dan)如果一(yi)(yi)次只搬(ban)几个字节，还(hai)(hai)要做(zuo)一(yi)(yi)堆(dui)准备工(gong)作(zuo)，一(yi)(yi)般还(hai)(hai)涉及函数调用，效率并不高(gao)。所以这种DMA 只对大数据块才适用。

电路设计误区（十二）

误区十二：100M的数据总线应该算高频(pin)信号(hao)(hao)，至(zhi)于这个时钟(zhong)信号(hao)(hao)频(pin)率才8K，问(wen)题不(bu)大(da)。

点(dian)评：数据总线的(de)值一般(ban)是由控制信号(hao)(hao)或时钟信号(hao)(hao)的(de)某个边沿来采(cai)样的(de)，只要(yao)针(zhen)对(dui)这个边沿保(bao)(bao)持足够的(de)建立时间和保(bao)(bao)持时间即可(ke)，此范围(wei)(wei)之外有(you)干扰(rao)也(ye)罢(ba)(ba)过冲也(ye)罢(ba)(ba)都不(bu)会有(you)多大(da)(da)影响(xiang)（当然过冲最(zui)好(hao)不(bu)要(yao)超过芯片所能承受的(de)最(zui)大(da)(da)电压(ya)值），但时钟信号(hao)(hao)不(bu)管频(pin)率多低(di)（其(qi)(qi)实(shi)频(pin)谱范围(wei)(wei)是很宽的(de)），它的(de)边沿才(cai)是关键的(de)，必(bi)须保(bao)(bao)证其(qi)(qi)单调性，并(bing)且跳变时间需在(zai)一定范围(wei)(wei)内(nei)。

电路设计误区（十三）

误(wu)区十三：既然(ran)是(shi)数字信(xin)号，边沿(yan)当然(ran)是(shi)越(yue)陡越(yue)好。

点评：边沿越陡，其频(pin)谱范(fan)围就(jiu)(jiu)越宽，高(gao)频(pin)部(bu)分的(de)能(neng)量(liang)就(jiu)(jiu)越大(da)；频(pin)率越高(gao)的(de)信号(hao)就(jiu)(jiu)越容易(yi)辐射(she)（如(ru)微波(bo)电(dian)台可做成(cheng)手机，而长波(bo)电(dian)台很多(duo)国家都做不(bu)出(chu)来(lai)），也就(jiu)(jiu)越容易(yi)干扰别的(de)信号(hao)，而自身(shen)在导线上的(de)传输质量(liang)却变得越差，因此(ci)能(neng)用(yong)低速芯片的(de)尽(jin)量(liang)使用(yong)低速芯片。

电路设计误区（十四）

误(wu)区十四：信号匹配真(zhen)麻烦(fan)，如何才(cai)能匹配好(hao)呢？

点评：总(zong)的(de)(de)(de)原(yuan)则(ze)是(shi)当信号在(zai)导线(xian)上的(de)(de)(de)传输(shu)(shu)时间(jian)超过(guo)其跳变(bian)时间(jian)时，信号的(de)(de)(de)反(fan)射(she)(she)问题才显得(de)重(zhong)要。信号产生反(fan)射(she)(she)的(de)(de)(de)原(yuan)因(yin)是(shi)线(xian)路阻(zu)抗(kang)的(de)(de)(de)不均匀造(zao)成的(de)(de)(de)，匹(pi)配的(de)(de)(de)目的(de)(de)(de)就是(shi)为了(le)使驱动端、负载端及传输(shu)(shu)线(xian)的(de)(de)(de)阻(zu)抗(kang)变(bian)得(de)接近。但能否匹(pi)配得(de)好，与信号线(xian)在(zai)PCB 上的(de)(de)(de)拓扑结(jie)构也有很大关系，传输(shu)(shu)线(xian)上的(de)(de)(de)一(yi)条分支(zhi)、一(yi)个(ge)过(guo)孔(kong)、一(yi)个(ge)拐角(jiao)、一(yi)个(ge)接插件、不同位置与地(di)(di)线(xian)距离的(de)(de)(de)改(gai)变(bian)等(deng)都将使阻(zu)抗(kang)产生变(bian)化(hua)，而且这(zhei)些因(yin)素将使反(fan)射(she)(she)波形变(bian)得(de)异常(chang)复杂，很难匹(pi)配，因(yin)此高速信号仅使用(yong)点到点的(de)(de)(de)方式，尽可能地(di)(di)减少过(guo)孔(kong)、拐角(jiao)等(deng)问题。

模拟电路设计注意事项

（1）为了获(huo)得具有良好(hao)稳定性的反(fan)馈电路，通常(chang)要求在反(fan)馈环(huan)外面使用一个(ge)小电阻(zu)或扼流圈给容(rong)性负载(zai)提供一个(ge)缓冲。

（2）积分(fen)反(fan)馈电路通常需要一个(ge)小电阻（约560欧）与每个(ge)大于(yu)10pF的积分(fen)电容串联。

（3）在(zai)反馈(kui)环(huan)外不要使用主动(dong)(dong)电(dian)(dian)路进行(xing)滤波(bo)或控制(zhi)EMC的RF带宽，而只能使用被(bei)动(dong)(dong)元件（最好为RC电(dian)(dian)路）。仅仅在(zai)运放(fang)的开环(huan)增益比闭(bi)环(huan)增益大的频率(lv)下(xia)，积分(fen)反馈(kui)方法才有效。在(zai)更(geng)高的频率(lv)下(xia)，积分(fen)电(dian)(dian)路不能控制(zhi)频率(lv)响应。

（4）为了获得一个稳定的(de)线性电路，所有连接必须使用(yong)被动滤波器或其他抑制(zhi)方(fang)法（如光电隔离）进行保护(hu)。

（5）使(shi)用(yong)EMC滤波(bo)器(qi)，并(bing)且与IC相关的(de)滤波(bo)器(qi)都应该和本地的(de)0V参考平面连接。

（6）在(zai)外部(bu)电缆的连接处应(ying)该(gai)放(fang)置输入输出滤(lv)波器(qi)，任(ren)何在(zai)没(mei)有屏蔽系统内部(bu)的导线连接处都需要(yao)滤(lv)波，因为存在(zai)天线效(xiao)应(ying)。另外，在(zai)具有数(shu)字信号处理或开关模式的变换器(qi)的屏蔽系统内部(bu)的导线连接处也需要(yao)滤(lv)波。

（7）在模(mo)拟(ni)IC的(de)(de)电(dian)源(yuan)和地(di)参考引脚(jiao)需要高质量的(de)(de)RF去(qu)(qu)耦(ou)，这(zhei)一(yi)点(dian)与数字IC一(yi)样。但是模(mo)拟(ni)IC通常需要低频(pin)(pin)的(de)(de)电(dian)源(yuan)去(qu)(qu)耦(ou)，因为模(mo)拟(ni)元件(jian)的(de)(de)电(dian)源(yuan)噪声抑制比（PSRR）在高于1KHz后增加很(hen)少(shao)。在每个运放(fang)、比较器和数据转换器的(de)(de)模(mo)拟(ni)电(dian)源(yuan)走线上都(dou)应(ying)该使用RC或LC滤(lv)波。电(dian)源(yuan)滤(lv)波器的(de)(de)拐(guai)角频(pin)(pin)率(lv)应(ying)该对器件(jian)的(de)(de)PSRR拐(guai)角频(pin)(pin)率(lv)和斜率(lv)进行补(bu)偿，从而在整(zheng)个工(gong)作频(pin)(pin)率(lv)范围(wei)内获得所期望的(de)(de)PSRR。

（8）对(dui)于高速模拟(ni)信号，根据(ju)其(qi)连接长度和通信的(de)最高频率，传(chuan)(chuan)(chuan)输(shu)线技术是(shi)必需的(de)。即使是(shi)低频信号，使用(yong)传(chuan)(chuan)(chuan)输(shu)线技术也可以改善其(qi)抗干扰性，但是(shi)没有正确匹(pi)配(pei)的(de)传(chuan)(chuan)(chuan)输(shu)线将会产生天线效(xiao)应。

（9）避免使用高阻抗的(de)输入或输出，它们对于电(dian)场是非常敏感的(de)。

（10）由于大(da)部分(fen)的辐射(she)是(shi)由共模(mo)电(dian)(dian)压和(he)(he)电(dian)(dian)流产生的，并且(qie)因为大(da)部分(fen)环境的电(dian)(dian)磁(ci)干扰都(dou)是(shi)共模(mo)问题产生的，因此在模(mo)拟电(dian)(dian)路中使用平(ping)衡的发送和(he)(he)接收（差分(fen)模(mo)式）技(ji)术将具有很好(hao)的EMC效果，而且(qie)可以(yi)减少(shao)(shao)串扰。平(ping)衡电(dian)(dian)路（差分(fen)电(dian)(dian)路）驱动(dong)不会使用0V参考系统作(zuo)为返回(hui)(hui)电(dian)(dian)流回(hui)(hui)路，因此可以(yi)避免大(da)的电(dian)(dian)流环路，从而减少(shao)(shao)RF辐射(she)。

（11）比较(jiao)器必须具有滞后（正反馈），以防(fang)止因为噪声(sheng)和干扰而产生(sheng)的错误的输出变换(huan)，也(ye)可以防(fang)止在断路点产生(sheng)振荡。不要使用比需要速度更快(kuai)的比较(jiao)器（将dV/dt保持在满足要求(qiu)的范围(wei)内，尽可能(neng)低）。

（12）有些模(mo)拟(ni)IC本身对射频场特别敏(min)感，因(yin)此常常需(xu)要(yao)使用一个(ge)安装在PCB上(shang)，并且与PCB的地平面相连接的小金属屏蔽盒，对这样的模(mo)拟(ni)元件进行(xing)屏蔽。注(zhu)意，要(yao)保证其散热条(tiao)。

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