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分析cmos电路逻辑

CMOS是(shi)单词的(de)(de)(de)首字(zi)母缩写(xie)，集(ji)成(cheng)电路是(shi)一(yi)(yi)块(kuai)微小的(de)(de)(de)硅片(pian)，它包含(han)有几百万(wan)个(ge)(ge)电子元件(jian)。术语IC隐含(han)的(de)(de)(de)含(han)义是(shi)将多(duo)个(ge)(ge)单独的(de)(de)(de)集(ji)成(cheng)电路集(ji)成(cheng)到一(yi)(yi)个(ge)(ge)电路中，产生一(yi)(yi)个(ge)(ge)十分紧(jin)凑的(de)(de)(de)器件(jian)。在(zai)通(tong)常(chang)的(de)(de)(de)术语中，集(ji)成(cheng)电路通(tong)常(chang)称为(wei)芯片(pian)，而为(wei)计算机应用设计的(de)(de)(de)IC称为(wei)计算机芯片(pian)。

虽然制造(zao)集成电路的(de)(de)(de)(de)(de)方法(fa)有(you)多种，但(dan)对于数(shu)字逻辑电路而(er)言CMOS是(shi)主(zhu)要的(de)(de)(de)(de)(de)方法(fa)。桌面个人计(ji)算(suan)机(ji)(ji)、工作站(zhan)、视频游戏以及其它成千上万的(de)(de)(de)(de)(de)其它产品都(dou)依赖于CMOS集成电路来完成所(suo)需的(de)(de)(de)(de)(de)功(gong)能。当我(wo)们注意到所(suo)有(you)的(de)(de)(de)(de)(de)个人计(ji)算(suan)机(ji)(ji)都(dou)使用专门(men)的(de)(de)(de)(de)(de)CMOS芯(xin)片，如众所(suo)周(zhou)知的(de)(de)(de)(de)(de)微(wei)处理器(qi)，来获得(de)计(ji)算(suan)性能时， CMOS IC的(de)(de)(de)(de)(de)重(zhong)要性就不言而(er)喻了。CMOS之所(suo)以流行的(de)(de)(de)(de)(de)一些(xie)原因为:

1、逻(luo)辑(ji)函数很容易用CMOS电路(lu)来(lai)实现。

2、CMOS允(yun)许极高的逻辑集成密(mi)度(du)。其(qi)含义就是逻辑电路可以(yi)做得非常小(xiao)(xiao)，可以(yi)制造在极小(xiao)(xiao)的面积(ji)上(shang)。

3、用于制造硅片(pian)CMOS芯(xin)片(pian)的工艺已经(jing)是众所周知，并(bing)且CMOS芯(xin)片(pian)的制造和(he)销售价格十(shi)分合理。

这些特征(zheng)及其它特征(zheng)都为(wei)CMOS成为(wei)制造IC的(de)主(zhu)要工艺提(ti)供了(le)基础。CMOS可以作为(wei)学习(xi)在电(dian)子网络中(zhong)如何实(shi)现(xian)逻(luo)辑功能的工具。CMOS它(ta)允许(xu)我们用简(jian)单的概念和模(mo)型来构造逻(luo)辑电(dian)路。而理解这些概念只(zhi)需要基(ji)本的电(dian)子学概念。

分析cmos电路逻辑的系列及主要参数

1．分析cmos电路逻辑的系列(lie)

CMOS集成电(dian)路诞生(sheng)于(yu)20世纪60年代末(mo)，经过(guo)制(zhi)造工艺的不断改(gai)进，在应用的广度(du)上已与TTL平(ping)分(fen)秋色，它的技术参(can)(can)数(shu)(shu)从总(zong)体上说，已经达到或(huo)接(jie)近TTL的水平(ping)，其中功(gong)耗、噪(zao)声容限、扇出系(xi)数(shu)(shu)等参(can)(can)数(shu)(shu)优于(yu)TTL。CMOS集成电(dian)路主要有以下几个系(xi)列。

（1）基本的CMOS——4000系列。

这(zhei)是(shi)(shi)早期的CMOS集成(cheng)逻辑(ji)门产品，工作电(dian)源(yuan)电(dian)压(ya)范围(wei)为3～18V，由于(yu)具(ju)有功耗低、噪声(sheng)容限(xian)大、扇出(chu)系数大等优点，已得到普遍使用。缺点是(shi)(shi)工作速(su)度(du)较低，平均传输(shu)延迟时间为几十ns，最高工作频率小于(yu)5MHz。

（2）高(gao)速的CMOS——HC（HCT）系列。

该(gai)系列(lie)(lie)电(dian)(dian)路(lu)主要从制造工艺(yi)上作(zuo)了(le)改进，使其大大提(ti)高了(le)工作(zuo)速(su)度，平均传输延(yan)迟时间小于10ns，最高工作(zuo)频率可达50MHz。HC系列(lie)(lie)的(de)电(dian)(dian)源电(dian)(dian)压(ya)范围为(wei)(wei)2～6V。HCT系列(lie)(lie)的(de)主要特点是与(yu)TTL器件电(dian)(dian)压(ya)兼(jian)容，它的(de)电(dian)(dian)源电(dian)(dian)压(ya)范围为(wei)(wei)4.5～5.5V。它的(de)输入电(dian)(dian)压(ya)参数(shu)为(wei)(wei)VIH（min）=2.0V；VIL（max）=0.8V，与(yu)TTL完全(quan)相同(tong)(tong)。另外，74HC/HCT系列(lie)(lie)与(yu)74LS系列(lie)(lie)的(de)产(chan)(chan)品(pin)，只要最后3位数(shu)字相同(tong)(tong)，则两种器件的(de)逻辑(ji)功能、外形尺寸，引(yin)脚排列(lie)(lie)顺(shun)序也完全(quan)相同(tong)(tong)，这(zhei)样(yang)就(jiu)为(wei)(wei)以CMOS产(chan)(chan)品(pin)代替(ti)TTL产(chan)(chan)品(pin)提(ti)供了(le)方便。

（3）先进的CMOS——AC（ACT）系(xi)列

该系(xi)列(lie)的工作频率得到了进一步的提高，同时保持(chi)了CMOS超(chao)低功耗的特点(dian)。其中ACT系(xi)列(lie)与TTL器件电(dian)压(ya)(ya)兼(jian)容，电(dian)源电(dian)压(ya)(ya)范围为4.5～5.5V。AC系(xi)列(lie)的电(dian)源电(dian)压(ya)(ya)范围为1.5～5.5V。AC（ACT）系(xi)列(lie)的逻辑(ji)功能、引脚排列(lie)顺(shun)序(xu)等都与同型号(hao)的HC（HCT）系(xi)列(lie)完全(quan)相(xiang)同。

2．cmos电路逻辑(ji)的主要参数

cmos电路(lu)逻辑主要参数(shu)的定义同TTL电路(lu)，下面主要说(shuo)明(ming)cmos电路(lu)逻辑主要参数(shu)的特点。

（1）输出高电平(ping)VOH与(yu)输出低(di)电平(ping)VOL。CMOS门(men)电路VOH的理论值(zhi)为电源电压VDD，VOH（min）=0.9VDD；VOL的理论值(zhi)为0V，VOL（max）=0.01VDD。所(suo)以CMOS门(men)电路的逻(luo)辑摆幅（即高低(di)电平(ping)之差）较(jiao)大，接近电源电压VDD值(zhi)。

（2）阈值(zhi)电(dian)压Vth。从(cong)CMOS非门电(dian)压传输特性(xing)曲线中看出(chu)，输出(chu)高低电(dian)平的(de)过渡区(qu)很(hen)陡，阈值(zhi)电(dian)压Vth约为(wei)VDD/2。

（3）抗(kang)干扰(rao)容限(xian)。CMOS非门的关门电(dian)平(ping)VOFF为0.45VDD，开门电(dian)平(ping)VON为0.55VDD。因此，其(qi)(qi)高、低电(dian)平(ping)噪声容限(xian)均(jun)达(da)0.45VDD。其(qi)(qi)他CMOS门电(dian)路(lu)的噪声容限(xian)一般也大于(yu)0.3VDD，电(dian)源电(dian)压VDD越大，其(qi)(qi)抗(kang)干扰(rao)能力越强。

（4）传输延迟与(yu)功(gong)耗(hao)(hao)(hao)。CMOS电路的功(gong)耗(hao)(hao)(hao)很小(xiao)，一般(ban)小(xiao)于1 mW/门，但传输延迟较大，一般(ban)为几(ji)十ns/门，且(qie)与(yu)电源(yuan)电压有(you)关，电源(yuan)电压越(yue)高，CMOS电路的传输延迟越(yue)小(xiao)，功(gong)耗(hao)(hao)(hao)越(yue)大。前(qian)面提到74HC高速CMOS系列的工作(zuo)速度己与(yu)TTL系列相当。

（5）扇(shan)出(chu)(chu)系(xi)数(shu)(shu)。因(yin)CMOS电(dian)(dian)路有极高的(de)输(shu)入(ru)阻抗，故(gu)其扇(shan)出(chu)(chu)系(xi)数(shu)(shu)很(hen)大，一般额定扇(shan)出(chu)(chu)系(xi)数(shu)(shu)可达(da)50。但必须指(zhi)出(chu)(chu)的(de)是(shi)，扇(shan)出(chu)(chu)系(xi)数(shu)(shu)是(shi)指(zhi)驱(qu)动(dong)CMOS电(dian)(dian)路的(de)个数(shu)(shu)，若就灌(guan)电(dian)(dian)流负(fu)载能力和拉电(dian)(dian)流负(fu)载能力而言，CMOS电(dian)(dian)路远远低(di)于TTL电(dian)(dian)路。

分析cmos电(dian)路(lu)逻(luo)辑是在(zai)TTL电(dian)路(lu)问(wen)世(shi)之后(hou) ，所(suo)开(kai)发出的(de)(de)(de)第二(er)种广泛应用的(de)(de)(de)数字集成(cheng)器件(jian)(jian)(jian)，从发展趋(qu)势(shi)来(lai)看(kan)，由于(yu)制(zhi)造(zao)工(gong)艺的(de)(de)(de)改(gai)进，CMOS电(dian)路(lu)的(de)(de)(de)性能有可能超越TTL而成(cheng)为(wei)(wei)(wei)占主导地位的(de)(de)(de)逻(luo)辑器件(jian)(jian)(jian) 。CMOS电(dian)路(lu)的(de)(de)(de)工(gong)作速(su)度可与(yu)TTL相比较(jiao)，而它的(de)(de)(de)功耗(hao)和(he)抗干(gan)扰能力(li)则远优于(yu)TTL。此外，几乎(hu)所(suo)有的(de)(de)(de)超大规模存储器件(jian)(jian)(jian) ，以及PLD器件(jian)(jian)(jian)都采用CMOS艺制(zhi)造(zao)，且费用较(jiao)低。　早期生产的(de)(de)(de)CMOS门电(dian)路(lu)为(wei)(wei)(wei)4000系列 ，随后(hou)发展为(wei)(wei)(wei)4000B系列。当前与(yu)TTL兼容(rong)的(de)(de)(de)CMOS　器件(jian)(jian)(jian)如74HCT系列等(deng)可与(yu)TTL器件(jian)(jian)(jian)交换使用。

分析cmos电路逻辑-MOS管参数

1.开启电压VT

开启电(dian)(dian)压(ya)(ya)（又称阈值电(dian)(dian)压(ya)(ya)）：使(shi)得源极S和漏极D之间开始形成(cheng)导电(dian)(dian)沟道所需的栅极电(dian)(dian)压(ya)(ya)；·标准的N沟道MOS管，VT约(yue)为(wei)3～6V；·通(tong)过工(gong)艺上(shang)的改进，可以使(shi)MOS管的VT值降到2～3V。

2. 直(zhi)流输入电阻RGS

即在(zai)栅源极之间加的电压与栅极电流之比，这一特性有时以流过栅极的栅流表示，MOS管(guan)的RGS可(ke)以很(hen)容(rong)易地超过1010Ω。

3. 漏(lou)源击(ji)穿(chuan)电压BVDS

在(zai)VGS=0（增(zeng)强型）的条件下 ，在(zai)增(zeng)加漏(lou)源电压(ya)过(guo)程(cheng)中(zhong)使ID开始剧增(zeng)时(shi)的VDS称为漏(lou)源击(ji)穿电压(ya)BVDS

ID剧增的(de)原因有下列两个方(fang)面：

（1）漏极附(fu)近耗(hao)尽层(ceng)的雪崩击穿

（2）漏源极(ji)间(jian)的(de)穿(chuan)通(tong)击穿(chuan)

有些MOS管中(zhong)，其(qi)沟(gou)(gou)道长(zhang)度较短(duan)，不(bu)断增(zeng)加(jia)VDS会使(shi)漏区的(de)耗尽层(ceng)一直扩展到(dao)源区，使(shi)沟(gou)(gou)道长(zhang)度为零，即(ji)产(chan)生漏源间的(de)穿(chuan)通(tong)，穿(chuan)通(tong)后(hou)源区中(zhong)的(de)多数载流子，将直接受耗尽层(ceng)电(dian)场的(de)吸引，到(dao)达漏区，产(chan)生大的(de)ID 。

4. 栅源击(ji)穿电(dian)压BVGS

在增加栅(zha)(zha)源电(dian)压过(guo)程中(zhong)，使(shi)栅(zha)(zha)极电(dian)流IG由(you)零开始剧增时的VGS，称(cheng)为栅(zha)(zha)源击穿电(dian)压BVGS。

5. 低(di)频跨导gm

在VDS为某一固定数(shu)值(zhi)的(de)(de)条件(jian)下 ，漏(lou)极电流的(de)(de)微变(bian)量和引起这个(ge)变(bian)化的(de)(de)栅源电压(ya)微变(bian)量之比称为跨导。gm反映了栅源电压(ya)对漏(lou)极电流的(de)(de)控制能力(li)(li)，是表征MOS管放大能力(li)(li)的(de)(de)一个(ge)重要参(can)数(shu)。一般在十(shi)分之几至(zhi)几mA/V的(de)(de)范(fan)围内 。

6. 导通电(dian)阻RON

导(dao)(dao)(dao)通(tong)电阻RON说明了VDS对ID的(de)(de)影响(xiang) ，是漏极特性某一点切线的(de)(de)斜率(lv)的(de)(de)倒数，在饱和区，ID几(ji)(ji)乎不随VDS改变，RON的(de)(de)数值很大 ，一般(ban)在几(ji)(ji)十(shi)千欧到几(ji)(ji)百千欧之间，由于在数字电路(lu)中 ，MOS管导(dao)(dao)(dao)通(tong)时经(jing)常工作在VDS=0的(de)(de)状(zhuang)态下，所以(yi)这时的(de)(de)导(dao)(dao)(dao)通(tong)电阻RON可用(yong)原点的(de)(de)RON来近似。对一般(ban)的(de)(de)MOS管而言，RON的(de)(de)数值在几(ji)(ji)百欧以(yi)内 。

7. 极间电(dian)容

三个电(dian)极(ji)之间(jian)都存在着极(ji)间(jian)电(dian)容(rong)(rong)：栅(zha)源电(dian)容(rong)(rong)CGS 、栅(zha)漏(lou)电(dian)容(rong)(rong)CGD和漏(lou)源电(dian)容(rong)(rong)CDS

CGS和CGD约为1～3pF

CDS约(yue)在0.1～1pF之间。

8. 低频噪声系(xi)数NF

噪(zao)(zao)(zao)(zao)声(sheng)是(shi)由(you)(you)管子内部载流子运动(dong)的(de)(de)(de)(de)不规则(ze)性所引起(qi)的(de)(de)(de)(de)，由(you)(you)于它的(de)(de)(de)(de)存在，就(jiu)使一个放大器(qi)即(ji)便在没有(you)信号输人(ren)时，在输出(chu)端也(ye)出(chu)现不规则(ze)的(de)(de)(de)(de)电压或电流变化，噪(zao)(zao)(zao)(zao)声(sheng)性能的(de)(de)(de)(de)大小(xiao)通常用噪(zao)(zao)(zao)(zao)声(sheng)系数(shu)(shu)NF来表(biao)示，它的(de)(de)(de)(de)单位(wei)为分贝（dB）。这个数(shu)(shu)值越小(xiao)，代(dai)表(biao)管子所产生的(de)(de)(de)(de)噪(zao)(zao)(zao)(zao)声(sheng)越小(xiao)，低(di)频噪(zao)(zao)(zao)(zao)声(sheng)系数(shu)(shu)是(shi)在低(di)频范围内测出(chu)的(de)(de)(de)(de)噪(zao)(zao)(zao)(zao)声(sheng)系数(shu)(shu)。场效应管的(de)(de)(de)(de)噪(zao)(zao)(zao)(zao)声(sheng)系数(shu)(shu)约(yue)为几个分贝，它比双极性三极管的(de)(de)(de)(de)要小(xiao) 。

分析cmos电路逻辑结构

分析cmos电(dian)(dian)路逻辑是在TTL电(dian)(dian)路问世之(zhi)后 ，所开发(fa)出(chu)的(de)(de)第二种广泛应用(yong)的(de)(de)数字(zi)集成(cheng)器(qi)(qi)件(jian)，从(cong)发(fa)展(zhan)趋势来看(kan)，由于制(zhi)(zhi)造(zao)工艺(yi)的(de)(de)改进(jin)，CMOS电(dian)(dian)路的(de)(de)性能(neng)有(you)可能(neng)超越TTL而成(cheng)为占主导(dao)地位(wei)的(de)(de)逻辑器(qi)(qi)件(jian) 。CMOS电(dian)(dian)路的(de)(de)工作速度(du)可与(yu)TTL相(xiang)比(bi)较，而它的(de)(de)功耗和抗干扰能(neng)力则远优于TTL。此外，几乎(hu)所有(you)的(de)(de)超大规(gui)模存储器(qi)(qi)件(jian) ，以及(ji)PLD器(qi)(qi)件(jian)都(dou)采用(yong)CMOS艺(yi)制(zhi)(zhi)造(zao)，且费用(yong)较低。早期(qi)生产的(de)(de)CMOS门(men)电(dian)(dian)路为4000系(xi)(xi)列(lie) ，随后发(fa)展(zhan)为4000B系(xi)(xi)列(lie)。当前与(yu)TTL兼容的(de)(de)CMO器(qi)(qi)件(jian)如74HCT系(xi)(xi)列(lie)等可与(yu)TTL器(qi)(qi)件(jian)交换使用(yong)。下(xia)面首先讨论(lun)CMOS反相(xiang)器(qi)(qi)，然(ran)后介(jie)绍其他cmos电(dian)(dian)路逻辑。

工作原理

首先考虑两种(zhong)极限情(qing)况：当(dang)(dang)vI处于逻(luo)辑(ji)0时(shi) ，相应的电(dian)压近(jin)似为0V；而(er)当(dang)(dang)vI处于逻(luo)辑(ji)1时(shi)，相应的电(dian)压近(jin)似为VDD。假(jia)设在两种(zhong)情(qing)况下N沟(gou)(gou)道管 TN为工作管P沟(gou)(gou)道管TP为负载管。但是，由(you)于电(dian)路是互补对称的，这种(zhong)假(jia)设可(ke)以是任(ren)意(yi)的，相反(fan)的情(qing)况亦将(jiang)导致相同的结(jie)果。

下图分析了当vI=VDD时(shi)的(de)(de)(de)工(gong)作情况(kuang)。在(zai)TN的(de)(de)(de)输(shu)(shu)出(chu)(chu)特性(xing)iD—vDS（vGSN＝VDD）(注意vDSN=vO)上 ，叠(die)加一(yi)条负(fu)载(zai)(zai)线，它是负(fu)载(zai)(zai)管TP在(zai) vSGP=0V时(shi)的(de)(de)(de)输(shu)(shu)出(chu)(chu)特性(xing)iD－vSD。由于(yu)vSGP＜VT（VTN=|VTP|=VT），负(fu)载(zai)(zai)曲线几乎(hu)是一(yi)条与横轴重合的(de)(de)(de)水平(ping)线。两条曲线的(de)(de)(de)交点(dian)(dian)即工(gong)作点(dian)(dian)。显(xian)然，这时(shi)的(de)(de)(de)输(shu)(shu)出(chu)(chu)电压vOL≈0V（典型(xing)值＜10mV ，而通过两管的(de)(de)(de)电流(liu)接近(jin)于(yu)零。这就是说，电路(lu)的(de)(de)(de)功(gong)耗很小（微(wei)瓦量(liang)级(ji)）

下(xia)图分析了(le)另一(yi)种(zhong)极(ji)限情(qing)(qing)况，此时(shi)(shi)(shi)对应于(yu)vI＝0V。此时(shi)(shi)(shi)工(gong)作管TN在vGSN＝0的情(qing)(qing)况下(xia)运用，其(qi)输出特性iD－vDS几乎与横轴重合 ，负(fu)载(zai)曲(qu)线是负(fu)载(zai)管TP在vsGP＝VDD时(shi)(shi)(shi)的输出特性iD－vDS。由图可知(zhi)，工(gong)作点决(jue)定了(le)VO＝VOH≈VDD；通(tong)过两器件的电流接近零值(zhi) 。可见上述两种(zhong)极(ji)限情(qing)(qing)况下(xia)的功耗都很低。

由此可知，基本CMOS反相器近似于一理想的(de)逻(luo)辑单(dan)元，其输(shu)出电(dian)压接近于零或+VDD，而功耗(hao)几乎为零。

传输特性

下(xia)图(tu)(tu)为CMOS反相器(qi)(qi)(qi)的(de)传输(shu)(shu)特性图(tu)(tu)。图(tu)(tu)中VDD=10V，VTN=|VTP|=VT=2V。由于 VDD＞（VTN＋|VTP|），因此(ci)(ci)，当VDD-|VTP|>vI>VTN 时,TN和TP两(liang)管(guan)同时导通。考虑到(dao)电路(lu)是互补(bu)对称的(de)，一器(qi)(qi)(qi)件(jian)(jian)可将另一器(qi)(qi)(qi)件(jian)(jian)视为它的(de)漏极负(fu)载。还(hai)应(ying)注意到(dao)，器(qi)(qi)(qi)件(jian)(jian)在(zai)放大区（饱和区）呈现恒流特性，两(liang)器(qi)(qi)(qi)件(jian)(jian)之一可当作(zuo)高阻值的(de)负(fu)载。因此(ci)(ci)，在(zai)过(guo)渡(du)区域，传输(shu)(shu)特性变化比(bi)较急剧。两(liang)管(guan)在(zai)VI=VDD/2处转换状(zhuang)态。

工作速度

CMOS反相器在电(dian)(dian)(dian)(dian)容(rong)负(fu)载情况下(xia)，它的(de)开通(tong)时(shi)(shi)间与(yu)关闭时(shi)(shi)间是相等的(de)，这是因为电(dian)(dian)(dian)(dian)路具(ju)有互补(bu)对(dui)称的(de)性质。下(xia)图(tu)表示(shi)当(dang)vI=0V时(shi)(shi) ，TN截止，TP导通(tong)，由VDD通(tong)过(guo)TP向负(fu)载电(dian)(dian)(dian)(dian)容(rong)CL充电(dian)(dian)(dian)(dian)的(de)情况。由于CMOS反相器中，两管的(de)gm值均设计得较大，其导通(tong)电(dian)(dian)(dian)(dian)阻较小，充电(dian)(dian)(dian)(dian)回路的(de)时(shi)(shi)间常(chang)数较小。类似地，亦(yi)可分析(xi)电(dian)(dian)(dian)(dian)容(rong)CL的(de)放电(dian)(dian)(dian)(dian)过(guo)程。CMOS反相器的(de)平均传(chuan)输延迟(chi)时(shi)(shi)间约为10ns。

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