CMOS逻辑电路图文详解-KIA MOS管

CMOS逻辑电路实现

CMOS逻辑电路，分(fen)(fen)两部(bu)分(fen)(fen)，上(shang)拉部(bu)分(fen)(fen)，下(xia)拉部(bu)分(fen)(fen)。上(shang)拉部(bu)分(fen)(fen)由(you)PMOS管电路构成，下(xia)拉部(bu)分(fen)(fen)由(you)NMOS管电路组成，如下(xia)。上(shang)下(xia)拉，形成互补(bu)。

由前面的基础可(ke)知，CMOS只(zhi)(zhi)能(neng)(neng)(neng)实(shi)现(xian)基本逻(luo)辑(ji)的非，比(bi)如或(huo)逻(luo)辑(ji)，与逻(luo)辑(ji)，如果不(bu)加反相(xiang)器，CMOS只(zhi)(zhi)能(neng)(neng)(neng)实(shi)现(xian)或(huo)非，与非逻(luo)辑(ji)。原因就是上拉逻(luo)辑(ji)只(zhi)(zhi)能(neng)(neng)(neng)用(yong)PMOS实(shi)现(xian)，下拉逻(luo)辑(ji)只(zhi)(zhi)能(neng)(neng)(neng)由NMOS实(shi)现(xian)，而PMOS的导(dao)通需要(yao)输(shu)入(ru)信号(hao)为0，NMOS导(dao)通需要(yao)输(shu)入(ru)信号(hao)为1。

一般的设计过程

既然如此，在用CMOS实现逻辑电路时，一般可以照如下顺(shun)序去做：

可(ke)以先(xian)将其整体先(xian)加上(shang)一个非，作相应的逻辑转化。

上拉逻辑(ji)中各个PMOS，与操作为并联，或操作为串联。

下拉逻辑中各(ge)个NMOS，与操作(zuo)为(wei)串联，或操作(zuo)为(wei)并联。

举(ju)例(li)说(shuo)明

比如我们想从CMOS层去实现逻(luo)辑(ji) OUT = D+A*(B+C) （减号“-”表(biao)示(shi)取反（非）操(cao)作，“+”表(biao)示(shi)或,*表(biao)示(shi)与）。

设计过程(cheng)如下：

OUT = - ( -(D+A*(B+C)) )

OUT1 = -(D+A*(B+C))

OUT = -OUT1

对于OUT1 = -(D+A*(B+C))，正(zheng)好是逻辑整体上(shang)带了个非，设计(ji)(D+A*(B+C))部分之后(hou)再(zai)加(jia)上(shang)一个非即可。

故对于(yu)上拉逻辑:

1.或操(cao)作为串(chuan)联(lian)，从而输入B,C接(jie)到的PMOS之间为串(chuan)联(lian)。

2.与(yu)操作为并(bing)联(lian)，故输入A接(jie)到的PMOS跟(gen)B,C或逻辑之间(jian)为并(bing)联(lian)。

3.或(huo)操作为(wei)串联，故D与A*(B+C)的(de)PMOS逻(luo)辑为(wei)串联。

对于下(xia)拉逻(luo)辑(ji)与上拉逻(luo)辑(ji)正好相(xiang)反(fan)：

4.或(huo)操(cao)作(zuo)为(wei)并联(lian)，从而(er)输入B,C接到的NMOS之间为(wei)并联(lian)。

5.与操作为(wei)串联，故输(shu)入A接到的(de)NMOS跟(gen)B,C或逻辑之间为(wei)串联。

6.或操作为(wei)并(bing)(bing)联(lian)，故(gu)D与A*(B+C)的NMOS逻辑(ji)为(wei)并(bing)(bing)联(lian)。

7.从而(er)得到 OUT1 = -(D+A*(B+C)) 的CMOS实现如下：

过程中上下拉两部分的逻辑式相同，组合起来后，自行补充(chong)一个非。

则(ze)实(shi)际(ji)分析(xi)电路(lu)中(zhong)，一般只需(xu)单独(du)分析(xi)一部分就行了。

8.OUT = -OUT1，故得最终答案如下：

当然，在MOS管(guan)级别还可以(yi)(yi)做一(yi)些优(you)化(hua)，比如MOS管(guan)级别的逻辑优(you)化(hua)，MOS管(guan)栅源共用，晶体管(guan)尺寸调整，重新安排各个输入的上(shang)下(xia)顺序等等，都可以(yi)(yi)在MOS管(guan)级别使得电(dian)路(lu)的时序与面(mian)积功耗等得到(dao)优(you)化(hua)，但这不是我(wo)们的重点，一(yi)般对于(yu)全定(ding)制IC设计会(hui)从MOS管(guan)级开始考虑电(dian)路(lu)的实现(xian)。这里只(zhi)是对其做一(yi)个了解。

实际设计的(de)重点还是会注(zhu)重于门(men)级(ji)以上的(de)电路实现与优化，特(te)别是到了(le)Verilog描述，主要(yao)着重于数据流级(ji)，行为(wei)级(ji)描述。

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